CMOS Gate Circuits

tot op dit punt is onze Analyse van transistor logische circuits beperkt tot het TTL—ontwerpparadigma, waarbij bipolaire transistors worden gebruikt, en de algemene strategie van zwevende ingangen die gelijk zijn aan “hoge” (verbonden met Vcc) ingangen-en dienovereenkomstig, de marge van “open—collector” uitvoerfasen-wordt gehandhaafd. Dit is echter niet de enige manier waarop we logische poorten kunnen bouwen.,

veldeffecttransistors

veldeffecttransistors, met name de geïsoleerde poort, mogen worden gebruikt bij het ontwerpen van poortcircuits. Omdat spanningsgestuurde in plaats van stroomgestuurde apparaten, IGFETs hebben de neiging om zeer eenvoudige circuitontwerpen mogelijk te maken. Neem bijvoorbeeld het volgende invertercircuit dat is gebouwd met P-en n-kanaal IGFETs:

merk het “Vdd” – label op de positieve voedingsaansluiting op., Dit label volgt dezelfde Conventie als” Vcc ” in TTL-circuits: het staat voor de constante spanning die wordt toegepast op de afvoer van een veldeffecttransistor, in verwijzing naar de grond.

veldeffecttransistors in Poortcircuits

lage Input

laten we dit poortcircuit aansluiten op een voedingsbron en ingangsschakelaar en de werking ervan onderzoeken. Houd er rekening mee dat deze IGFET transistors zijn E-type (Enhancement-mode), en zo zijn normaal-off apparaten.

Het vereist een toegepaste spanning tussen poort en drain (eigenlijk tussen poort en substraat) van de juiste polariteit om ze te vertogen.,

de bovenste transistor is een P-kanaal IGFET. Wanneer het kanaal (substraat) positiever wordt gemaakt dan de poort (gate negatief in relatie tot het substraat), wordt het kanaal versterkt en wordt stroom toegestaan tussen bron en afvoer.

in de bovenstaande afbeelding is de bovenste transistor ingeschakeld. De onderste transistor, met nulspanning tussen poort en substraat (bron), is in de normale modus: uit.,

de werking van deze twee transistors is zo dat de uitgangsklem van het poortcircuit een vaste verbinding met Vdd heeft en een verbinding met een zeer hoge weerstand met de grond. Dit maakt de output ” hoog “(1) voor de” laag ” (0) status van de input.,

High Input

vervolgens verplaatsen we de ingangsschakelaar naar zijn andere positie en zien we wat er gebeurt:

nu is de onderste transistor (N-kanaal) verzadigd omdat het voldoende spanning heeft van de juiste polariteit toegepast tussen poort en substraat (kanaal) om het aan te zetten (positief op poort, negatief op het kanaal). De bovenste transistor, met nulspanning toegepast tussen de poort en het substraat, is in de normale modus: uit.

De output van dit poortcircuit is dus nu “laag” (0)., Dit circuit vertoont duidelijk het gedrag van een omvormer, of niet poort.

Complementary Metal Oxide Semiconductors (CMOS)

het gebruik van field-effect transistors in plaats van bipolaire transistors heeft het ontwerp van de inverterpoort aanzienlijk vereenvoudigd. Merk op dat de output van deze poort nooit drijft zoals het geval is met de eenvoudigste TTL circuit: het heeft een natuurlijke “totem-pole” configuratie, geschikt voor zowel sourcing en zinkende belasting stroom.

sleutel tot het elegante ontwerp van dit poortcircuit is het complementaire gebruik van zowel P – als N-kanaals IGFETs., Aangezien IGFETs meer algemeen bekend staan als Mosfets (Metal-Oxide-Semiconductor Field Effect Transistor), en dit circuit gebruikt zowel P – en N-kanaal transistors samen, de algemene classificatie gegeven aan poort circuits zoals deze is CMOS: Complementary Metal Oxide Semiconductor.

CMOS-poorten: uitdagingen en oplossingen

CMOS-circuits worden niet geplaagd door de inherente niet-lineariteit van de veldeffecttransistors, omdat hun transistors als digitale circuits altijd in de verzadigde of cutoff-modus werken en nooit in de actieve modus., Hun ingangen zijn echter gevoelig voor hoge spanningen gegenereerd door elektrostatische (statische elektriciteit) bronnen, en kunnen zelfs worden geactiveerd in “hoog” (1) of “laag” (0) Staten door onechte spanningsbronnen indien drijvende.

om deze reden is het niet raadzaam om een CMOS logic gate ingang te laten zweven onder alle omstandigheden. Houd er rekening mee dat dit heel anders is dan het gedrag van een TTL poort waar een zwevende ingang veilig werd geïnterpreteerd als een “hoog” (1) logisch niveau.,

CMOS problemen met Floating ingangen

dit kan een probleem veroorzaken als de ingang van een CMOS logische poort wordt aangedreven door een single-throw switch, waarbij de ene toestand de input stevig verbonden heeft met Vdd of ground en de andere toestand de input floating heeft (nergens mee verbonden):

ook doet zich dit probleem voor als een CMOS gate ingang wordt aangedreven door een open-collector TTL-poort., Omdat de uitvoer van een dergelijke TTL-poort drijft wanneer deze “hoog” gaat (1), zal de CMOS-poort ingang in een onzekere toestand blijven:

oplossing voor zwevende ingangen

Pullup weerstanden

gelukkig is er een eenvoudige oplossing voor dit dilemma, een die vaak wordt gebruikt in CMOS logische circuits., Wanneer een single-throw-schakelaar (of een andere soort poort uitgang niet in staat om zowel sourcing en zinkende stroom) wordt gebruikt om een CMOS-ingang aan te drijven, een weerstand aangesloten op Vdd of grond kan worden gebruikt om een stabiel logisch niveau voor de toestand waarin de uitgang van het aandrijfapparaat drijft bieden.

De waarde van deze weerstand is niet kritisch: 10 kΩ is meestal voldoende., Bij gebruik op een “hoog” (1) logische niveau in het geval van een zwevend signaal bron, deze weerstand is bekend als een pullup weerstand:

Pulldown Weerstanden

Wanneer een dergelijke weerstand wordt gebruikt om een “laag” (0) logische niveau in het geval van een zwevende signaalbron, het is bekend als een pulldown weerstand., Opnieuw is de waarde voor een pulldown weerstand is niet kritisch:

Omdat open-collector-TTL uitgangen altijd wastafel, nooit bron, stroom, pullup weerstanden nodig zijn wanneer het interfacen van een dergelijke uitgang om een CMOS-poort invoer:

Meerdere Pullup en Pulldown Weerstanden

Hoewel de CMOS-poorten die worden gebruikt in de voorgaande voorbeelden waren alle omvormers met één ingang), hetzelfde principe van pullup en pulldown weerstanden geldt voor multiple-input CMOS-poorten., Natuurlijk zal een aparte pullup of pulldown weerstand nodig zijn voor elke poort ingang:

Dit brengt ons bij de volgende vraag: hoe ontwerpen we meerdere-input CMOS poorten zoals AND, NAND, OR, en NOR? Het is niet verrassend dat het antwoord(en) op deze vraag een eenvoud van ontwerp openbaart die veel lijkt op die van de CMOS-omvormer over zijn TTL-equivalent.,

CMOS NAND Gates

bijvoorbeeld, hier is het schema voor een CMOS NAND poort:

merk op hoe transistors Q1 en Q3 lijken op het serie-verbonden complementaire paar van het invertercircuit. Beide worden aangestuurd door hetzelfde ingangssignaal (ingang a), waarbij de bovenste transistor wordt uitgeschakeld en de onderste transistor wordt ingeschakeld wanneer de ingang “hoog” is (1), en vice versa.,

merk ook op hoe transistors Q2 en Q4 op dezelfde manier worden bestuurd door hetzelfde ingangssignaal (input B), en hoe ze ook hetzelfde aan / uit gedrag vertonen voor dezelfde ingangslogicaniveaus. De bovenste transistors van beide paren (Q1 en Q2) hebben hun bron-en afvoerterminals parallel, terwijl de onderste transistors (Q3 en Q4) seriegeschakeld zijn.

Dit betekent dat de uitvoer “hoog” (1) zal gaan als een van de bovenste transistoren verzadigd is, en “laag” (0) alleen als beide lagere transistoren verzadigd zijn.,

CMOS Circuit Gedrag voor Alle Logische Ingangen

De volgende reeks illustraties toont het gedrag van deze NAND-poort voor alle vier de mogelijkheden van invoer logische niveaus (00, 01, 10 en 11):

CMOS-poort EN de

met de TTL-NAND-poort de CMOS-NAND-poort schakeling kan worden gebruikt als uitgangspunt voor de creatie van een EN-poort., Het enige dat moet worden toegevoegd is een andere fase van transistors om het uitgangssignaal om te keren:

CMOS NOR Gates

een CMOS NOR gate circuit gebruikt vier MOSFETs net als de NAND poort, behalve dat de transistors anders zijn gerangschikt., In plaats van twee parallele sourcing (bovenste) transistors verbonden met Vdd en twee serie-verbonden zinktransistors verbonden met de grond, gebruikt de NOR-poort twee serie-verbonden sourcing transistors en twee parallel-verbonden zinktransistors zoals deze:

net als bij de NAND-poort werken transistors Q1 en Q3 als een complementair paar, net als transistors Q2 en Q4. Elk paar wordt bestuurd door een enkel ingangssignaal., Als input A of input B “hoog” (1) zijn, zal ten minste één van de lagere transistors (Q3 of Q4) verzadigd zijn, waardoor de output “laag” (0) wordt.

alleen in het geval dat beide ingangen “laag” zijn (0) zullen beide lagere transistors in de cut-offmodus staan en beide hogere transistors verzadigd zijn, de omstandigheden die nodig zijn om de uitgang “hoog” te laten gaan (1). Dit gedrag definieert natuurlijk de nor logische functie.

CMOS of poorten

De OR-functie kan worden opgebouwd uit de basis-NOR-poort met de toevoeging van een invertertrap op de uitgang:

TTL vs., CMOS: voor-en nadelen

aangezien blijkt dat elke poort die met TTL-technologie kan worden gebouwd, in CMOS kan worden gedupliceerd, waarom bestaan deze twee “families” van logisch ontwerp nog steeds naast elkaar? Het antwoord is dat zowel TTL als CMOS hun eigen unieke voordelen hebben.

in de eerste plaats op de lijst van vergelijkingen tussen TTL en CMOS is de kwestie van het energieverbruik. In deze prestatiemaatstaf is CMOS de onbetwiste overwinnaar., Omdat de complementaire P-en N-kanaalmosfet-paren van een CMOS-poortcircuit (idealiter) nooit tegelijkertijd geleid worden, wordt er door het circuit van de VDD-voeding weinig of geen stroom getrokken, behalve de stroom die nodig is om stroom aan een belasting te leveren. TTL, aan de andere kant, kan niet functioneren zonder enige stroom getrokken te allen tijde, als gevolg van de vooringenomenheid eisen van de bipolaire transistors waaruit het is gemaakt.

Er is echter een voorbehoud bij dit voordeel., Terwijl de energiedissipatie van een TTL-poort vrij constant blijft, ongeacht de bedrijfstoestand(s), verdrijft een CMOS-poort meer vermogen naarmate de frequentie van zijn ingangssignaal(s) stijgt. Als een CMOS-poort in statische (onveranderlijke) toestand wordt gebruikt, wordt er (idealiter) geen vermogen afgevoerd.

CMOS-poortcircuits trekken echter voorbijgaande stroom af tijdens elke uitgangstoestandschakelaar van” laag “naar” hoog ” en vice versa. Dus, hoe vaker een CMOS poort schakelt modi, hoe vaker het zal stroom te trekken uit de VDD-voeding, dus een grotere energiedissipatie bij grotere frequenties.,

voordelen van CMOS

een CMOS-poort haalt ook veel minder stroom uit een uitgang van een aandrijfpoort dan een TTL-poort omdat MOSFETs spanningsgestuurde, niet stroomgestuurde apparaten zijn. Dit betekent dat één poort veel meer CMOS-ingangen kan aansturen dan TTL-ingangen. De maat van het aantal poort ingangen een enkele poort uitgang kan rijden heet fanout.

een ander voordeel dat CMOS-poortontwerpen genieten ten opzichte van TTL is een veel breder toegestaan bereik van voedingsspanningen. Terwijl TTL poorten zijn beperkt tot voeding (Vcc) spanningen tussen 4,75 en 5.,25 volt, CMOS poorten zijn meestal in staat om te werken op elke spanning tussen 3 en 15 volt!

de reden achter dit verschil in voedingsspanningen is de respectieve bias-eisen van MOSFET versus bipolaire junctietransistors. MOSFETs worden uitsluitend aangestuurd door poortspanning (ten opzichte van het substraat), terwijl BJT ‘ s stroomgestuurde apparaten zijn.

TTL-poortcircuitweerstanden worden nauwkeurig berekend voor de juiste biasstromen uitgaande van een 5 volt geregelde voeding., Elke significante variatie in die voedingsspanning zal resulteren in de transistor bias stromen onjuist, wat resulteert in onbetrouwbare (onvoorspelbare) werking.

het enige effect dat variaties in voedingsspanning hebben op een CMOS-poort is de spanningsdefinitie van een “hoge” (1) toestand. Voor een CMOS-poort met een voedingsspanning van 15 volt (VDD) moet een ingangssignaal dicht bij 15 volt liggen om als “hoog” te worden beschouwd (1). De spanningsdrempel voor een “laag” (0) signaal blijft hetzelfde: bijna 0 volt.,

nadelen van CMOS

een bepaald nadeel van CMOS is lage snelheid, in vergelijking met TTL. De ingangscapaciteit van een CMOS—poort is veel, veel groter dan die van een vergelijkbare TTL—poort-door het gebruik van MOSFETs in plaats van BJTs-en dus zal een CMOS-poort langzamer reageren op een signaaltransitie (laag naar hoog of vice versa) dan een TTL-poort, waarbij alle andere factoren gelijk zijn.,

De RC-tijdconstante gevormd door circuitweerstanden en de ingangscapaciteit van de poort hebben de neiging de snelle op – en neergangtijden van een digitaal logisch niveau te belemmeren, waardoor de prestaties van hoge frequenties afnemen.

strategieën om de nadelen te bestrijden

een strategie om dit inherente nadeel van CMOS-poortcircuits te minimaliseren is het uitgangssignaal “bufferen” met extra transistorstadia, om de totale spanningsversterking van het apparaat te verhogen., Dit zorgt voor een snellere overgang uitgangsspanning (hoog-naar-laag of laag-naar-hoog) voor een ingangsspanning die langzaam verandert van de ene logische toestand naar de andere.

beschouw dit voorbeeld, van een” niet gebufferde “noch poort versus een” gebufferde ” of B-serie, noch poort:

in essentie voegt de B-serie ontwerpverbetering twee inverters toe aan de output van een eenvoudige nor-kring., Dit heeft geen zin voor wat de digitale logica betreft, aangezien twee cascaded inverters simpelweg annuleren:

het toevoegen van deze inverterfasen aan het circuit dient echter wel om de totale spanningsversterking te verhogen, waardoor de uitgang gevoeliger wordt voor veranderingen in de ingangstoestand, waardoor de inherente traagheid die wordt veroorzaakt door CMOS gate ingangscapaciteit wordt overwonnen.

REVIEW:

• CMOS-logische poorten zijn gemaakt van IGFET (MOSFET) transistors in plaats van bipolaire junctietransistors.
• CMOS-poort-ingangen zijn gevoelig voor statische elektriciteit., Zij kunnen door hoge spanningen worden beschadigd, en zij kunnen om het even welk logisch niveau aannemen indien gelaten drijven.
• Pullup-en pulldown-weerstanden worden gebruikt om te voorkomen dat een CMOS-poortingang drijft als deze wordt aangedreven door een signaalbron die alleen stroom kan genereren of laten zinken.
• CMOS-poorten dissiperen veel minder vermogen dan gelijkwaardige TTL-poorten, maar hun vermogensdissipatie neemt toe met de signaalfrequentie, terwijl de vermogensdissipatie van een TTL-poort ongeveer constant is over een breed scala aan bedrijfsomstandigheden.,
• CMOS-poortingangen trekken veel minder stroom aan dan TTL-ingangen, omdat MOSFETs spanningsgestuurde, niet stroomgestuurde apparaten zijn.
• CMOS-poorten kunnen werken op een veel breder scala aan voedingsspanningen dan TTL: meestal 3 tot 15 volt versus 4,75 tot 5,25 volt voor TTL.
• CMOS-poorten hebben meestal een veel lagere maximale werkfrequentie dan TTL-poorten vanwege ingangscapaciteit veroorzaakt door de MOSFET-poorten.
• CMOS-poorten uit de B-serie hebben “gebufferde” uitgangen om de spanningsverandering van input naar output te verhogen, wat resulteert in een snellere uitgangrespons op veranderingen in het ingangssignaal., Dit helpt de inherente traagheid van CMOS poorten te overwinnen als gevolg van MOSFET ingangscapaciteit en de RC tijdconstante daardoor veroorzaakt.